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MC9S12單片機原理及嵌入式應用開發技術 第2版 陳萬忠 電子課件 教學課件 7 2.5 單片機時鐘產生器模塊 PLL .ppt

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College of Communication Engineering, Jilin University2.5 時鐘產生器模塊*College of Communication Engineering, Jilin University2.5 時鐘產生器模塊 ——鎖相環模塊作用:可以提高總線頻率 — 若晶振為16M — 不使用鎖相環:總線頻率為8M — 使用鎖相環:總線頻率可為40MHz方法:通過以下鎖相環模塊的寄存器設置 — 鎖相環控制寄存器(PLLCTL) — 時鐘合成寄存器(SYNR) — 時鐘分頻寄存器(REFDV) — 時鐘產生模塊的標志寄存器(CRGFLG) — 時鐘選擇寄存器(CLKSEL) — 后分頻寄存器(POSTDIV) *College of Communication Engineering, Jilin University1、 時鐘分頻寄存器REFDV($35)REFFRQ[1..0] :與參考時鐘有關00 1-2M 01 2-6M 10 6-12M 11 12M以上 REFDIV[5..0] :分頻因子,有效值為0~63。2.5 時鐘產生器模塊 ——寄存器*College of Communication Engineering, Jilin University2、時鐘合成寄存器SYNR($34)synthezizerVCOFRQ[1..0]:壓控振蕩器VCO的增益00 VCO頻率 32-48M 01 VCO頻率 48-80M 10 保留11 VCO頻率 80-120M SYNDIV[5..0]:鎖相環時鐘倍頻數,有效值為0~63。2.5 時鐘產生器模塊 ——寄存器*College of Communication Engineering, Jilin University3、后分頻寄存器POSTDIV POSTDIV[4..0] : 后分頻因子。注意:POSTDIV 為默認時(后四位全0),fvco =fpll。2.5 時鐘產生器模塊 ——寄存器*College of Communication Engineering, Jilin University4、時鐘產生模塊的標志寄存器 CRGFLG($37) clock and reset generationLOCK :鎖相環鎖定標志,從外部晶振頻率時鐘切換到VCO時鐘時需要 查看該標志是否由0變為1。1 時鐘頻率已穩定,鎖相環頻率已鎖定 0 時鐘頻率未穩定,鎖相環頻率未鎖定 2.5 時鐘產生器模塊 ——寄存器*College of Communication Engineering, Jilin University5、時鐘選擇寄存器(CLKSEL)($39)PLLSEL:選定鎖相環位Bus Clock=fPLLCLK/20 Bus Clock =fOSCCLK/22.5 時鐘產生器模塊 ——寄存器*College of Communication Engineering, Jilin University6、鎖相環控制寄存器(PLLCTL)($3A)phase—locked—loop CME: 時鐘監控允許位1 允許0 禁止PLLON: 鎖相環電路允許位1 允許0 禁止2.5 時鐘產生器模塊 ——寄存器*College of Communication Engineering, Jilin Universityvoid pllclk(void) //外部時鐘16MHz,鎖相環時鐘80MHz,總線時鐘為40MHz{ SYNR=0x53; //PLLCLK =2*fosc*(SYNDIV + 1)/(REFDIV + 1) REFDV=0x07; while(CRGFLG_LOCK==0);//時鐘校正同步 CLKSEL_PLLSEL=1;}2.5 時鐘產生器模塊 —— 寄存器設置編程范例
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