微機原理及應用ch4-stu.ppt

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第四章 微處理器外部特性西南石油大學計算機科學學院教 師 鄭 津如何設計實現搶答器?問題:搶答器微處理器怎樣與各部件構成完整系統?2教學重點 最小組態下的基本引腳最小組態下的總線形成最小組態下的總線時序38088的引腳信號和總線形成外部特性表現在其引腳信號上,學習時請特別關注以下幾個方面: ⑴ 引腳的功能 ⑵ 信號的流向 ⑶ 有效電平 ⑷ 三態能力指引腳信號的定義、作用;通常采用英文單詞或其縮寫表示信號從芯片向外輸出,還是從外部輸入芯片,或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效低電平、高電平、高阻態48088的兩種組態模式兩種組態構成兩種不同規模的應用系統最小組態模式構成小規模的應用系統8088本身提供所有的系統總線信號最大組態模式構成較大規模的應用系統,例如可以接入數值運算協處理器80878088和總線控制器8288共同形成系統總線信號5兩種組態利用MN/MX引腳區別MN/MX接高電平為最小組態模式MN/MX接低電平為最大組態模式兩種組態下的內部操作并沒有區別IBM PC/XT采用最大組態本書以最小組態展開基本原理通常在信號名稱加上劃線(如:MX)或星號(如:MX*)表示低電平有效8088的兩種組態模式6A最小組態下的引腳定義B最小組態下的總線形成C最大組態下的引腳定義8088的兩種組態模式D最大組態下的總線形成78088的引腳圖12345678910111213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15AD16 / S3AD17 / S4AD18 / S5AD19 / S6SS0* (HIGH)MN / MX*RD*HOLD (RQ*/ GT0*)HLDA (RQ1* /GT1*)WR* (LOCK*)M / IO ( S2* )DT / R* ( S1* )DEN ( S0* )ALEINTATEST*READYRESET8088數據和地址引腳讀寫控制引腳中斷請求和響應引腳總線請求和響應引腳其它引腳 81. 數據和地址引腳AD7~AD0(Address/Data)地址/數據分時復用引腳,雙向、三態在訪問存儲器或外設的總線操作周期中:引腳在第一個時鐘周期輸出存儲器或I/O端口的低8位地址A7 ~ A0其他時間用于傳送8位數據D7 ~ D0 A15~A8(Address) 中間8位地址引腳,輸出、三態這些引腳在訪問存儲器或外設時,提供全部20位地址中的中間8位地址A15~A89A19/S6~A16/S3(Address/Status)地址/狀態分時復用引腳,輸出、三態訪問存儲器的第一個時鐘周期:輸出高4位地址A19~A16在訪問外設的第一個時鐘周期:全部輸出低電平無效其他時間輸出狀態信號S6~S32. 讀寫控制引腳ALE(Address Latch Enable)地址鎖存允許: 輸出、三態、高電平有效ALE引腳高有效時:復用引腳AD7~AD0和A19/S6~A16/S3正在傳送地址信息用途:鎖存地址由于地址信息在這些復用引腳上出現的時間很短暫,所以系統可以利用ALE引腳將地址鎖存起來10DEN*(Data Enable) 數據允許,輸出、三態、低電平有效有效時,表示當前數據總線上正在傳送數據,可利用他來控制對數據總線的驅動 DT/R*(Data Transmit/Receive)數據發送/接收,輸出、三態該信號控制數據收發器對數據的驅動方向高電平:數據自CPU輸出(發送)低電平:數據輸入CPU(接收) 2. 讀寫控制引腳(續1)IO/M*(Input and Output/Memory) I/O或存儲器訪問:輸出、三態引腳輸出高電平:CPU將訪問I/O端口,地址總線A15~A0提供16位I/O地址引腳輸出低電平:CPU將訪問存儲器,地址總線A19~A0提供20位存儲器地址 WR*(Write) 寫控制,輸出、三態、低電平有效有效時,表示CPU正在寫出數據給存儲器或I/O端口RD*(Read)讀控制,輸出、三態、低電平有效有效時,表示CPU正在從存儲器或I/O端口讀入數據 112. 讀寫控制引腳(續2)IO/M*、WR*和RD*是最基本的控制信號組合后,控制4種基本的總線周期IO/M*WR*RD*總線操作001存儲器寫10存儲器讀101I/O寫10I/O讀122. 讀寫控制引腳(續3)READY 存儲器或I/O口就緒,輸入、高電平有效在總線操作周期中,8088 CPU會在第3個時鐘周期的前沿測試該引腳——用于總線擴展同步方式如果測到高有效,CPU直接進入第4個時鐘周期如果測到無效,CPU將插入等待周期TwCPU在等待周期中仍然要監測READY信號,有效則進入第4個時鐘周期,否則繼續插入等待周期Tw13SS0*(System Status 0) 最小組態模式下的系統狀態輸出信號它與IO/M*和DT/R*一道,通過編碼指示CPU在最小組態下的8種工作狀態:READY信號的使用總線周期(4T)例如: 一個總線周期包含4個時鐘周期時鐘T1T3T2T4送地址讀/寫數據 結束時鐘T1T3T2T4T4T4Tw送地址讀/寫數據 結束總線周期(5T)檢測ready=1檢測ready=0檢測ready=1143. 中斷請求和響應引腳INTR(Interrupt Request) 可屏蔽中斷請求,輸入、高電平有效有效時,表示請求設備向CPU申請可屏蔽中斷該請求的優先級別較低,并可通過關中斷指令CLI清除標志寄存器中的IF標志、從而對中斷請求進行屏蔽INTA*(Interrupt Acknowledge) 可屏蔽中斷響應,輸出、低電平有效有效時,CPU響應INTR引腳的中斷請求,CPU進入中斷響應周期中斷響應周期——連續的兩個總線周期第一個負脈沖通知外設,其中斷請求已被響應第二個負脈沖,令有關設備將中斷向量號送到數據總線 15NMI(Non-Maskable Interrupt) 不可屏蔽中斷請求,輸入、上升沿有效有效時,表示外界向CPU申請不可屏蔽中斷該請求的優先級別高于INTR,并且不能在CPU內被屏蔽當系統發生緊急情況時,可通過他向CPU申請不可屏蔽中斷服務主機與外設進行數據交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統故障4. 總線請求和響應引腳HOLD總線保持(即總線請求),輸入、高電平有效有效時,表示其他總線主。省略部分。824最大組態的總線形成系統總線信號MEMR*MEMW*IOR*IOW*INTA*DMA應答電路AENBRDAEN’*AEN*CENA19~A12A11~A8A7~A0D7~D0AD7~AD0A11~A8A19/S6~A16/S3A15~A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*~S0*S2*~S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*⑴ 系統地址總線采用三態透明鎖存器74LS373和三態單向緩沖器74LS244⑵ 系統數據總線通過三態雙向緩沖器74LS245形成和驅動⑶ 系統控制總線主要由總線控制器8288形成MEMR*、MEMW*、IOR*、IOW*、INTA*25如何設計實現搶答器?問題:微處理器CPU引腳是如何與外部相互配合268088的總線時序時序(Timing)是指信號高低電平(有效或無效)變化及相互間的時間順序關系??偩€時序:總線操作中相關信號的時序,即描述CPU引腳如何實現總線操作什么是總線操作?278088的總線時序(續1)總線操作:指CPU通過總線對外的各種操作8088的總線操作主要有:存儲器讀、I/O讀操作存儲器寫、I/O寫操作中斷響應操作總線請求及響應操作CPU正在進行內部操作、并不進行實際對外操作的空閑狀態Ti描述總線操作的微處理器時序有三級: 指令周期 → 總線周期 → 時鐘周期什么是指令、總線和時鐘周期?288088的總線時序(續2)指令周期:指一條指令經取指、譯碼、讀寫操作數到執行完成的過程。若干總線周期組成一個指令周期總線周期:指CPU通過總線操作與外部(存儲器或I/O端口)進行一次數據交換的過程8088的基本總線周期需要4個時鐘周期4個時鐘周期編號為T1、T2、T3和T4總線周期中的時鐘周期也被稱作“T狀態” 時鐘周期的時間長度就是時鐘頻率的倒數當需要延長總線周期時需要插入等待狀態Tw何時有總線周期?演示29總線周期 T1 T2 T3 T4 Ti Ti T1 T2 T3 T4 Ti Ti Ti Ti 總線周期總線周期若干個1~2個基本總線周期由4個T狀態組成:T1、T2、T3、T4空閑時鐘周期Ti,在兩個總線周期之間插入30等待狀態 T1 T2 T3 Tw Tw Tw T4CLKREADY前沿檢測318088的總線時序(續3)任何指令的取指階段都需要存儲器讀總線周期,讀取的內容是指令代碼任何一條以存儲單元為源操作數的指令都將引起存儲器讀總線周期任何一條以存儲單元為目的操作數的指令都將引起存儲器寫總線周期只有執行IN指令才出現I/O讀總線周期,執行OUT指令才出現I/O寫總線周期CPU響應可屏蔽中斷時生成中斷響應總線周期32課堂練習在8088最小組態中,有指令“OR [2000H] ,AX”(指令長度為3字節),那么讀取指令和執行該指令各需要幾個總線周期?它們各是什么樣的總線周期? 答:讀取指令時需要3個存儲器讀總線周期; 執行指令時需要2個存儲器讀總線周期和2個存儲器寫總線周期。338088的總線時序(小結)總線操作中如何實現時序同步是關鍵!CPU總線周期采用同步時序:各部件都以系統時鐘信號為基準當相互不能配合時,快速部件(CPU)插入等待狀態等待慢速部件(I/O和存儲器)CPU與外設接口常采用異步時序它們通過應答聯絡信號實現同步操作34最小組態的總線時序本節展開微處理器最基本的4種總線周期存儲器讀總線周期存儲器寫總線周期I/O讀總線周期I/O寫總線周期351、最小組態——存儲器寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數據A19~A16S6~S3READY(高電平)IO/M*WR*DT/R*DEN*T1狀態——輸出20位存儲器地址A19~A0IO/M*輸出低電平,表示存儲器操作;ALE輸出正脈沖,表示復用總線輸出地址T2狀態——輸出控制信號WR*和數據D7~D0T3和Tw狀態——檢測數據傳送是否能夠完成T4狀態——完成數據傳送最小組態362、最小組態—— I/O寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數據0000S6~S3READY(高電平)IO/M*WR*T1狀態——輸出16位I/O地址A15~A0IO/M*輸出高電平,表示I/O操作;ALE輸出正脈沖,表示復用總線輸出地址T2狀態——輸出控制信號WR*和數據D7~D0T3和Tw狀態——檢測數據傳送是否能夠完成T4狀態——完成數據傳送DT/R*DEN*最小組態373、最小組態——存儲器讀總線周期READYT4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數據A19~A16S6~S3(高電平)IO/M*RD*DT/R*DEN*T1狀態——輸出20位存儲器地址A19~A0IO/M*輸出低電平,表示存儲器操作;ALE輸出正脈沖,表示復用總線輸出地址T2狀態——輸出控制信號RD*T3和Tw狀態——檢測數據傳送是否能夠完成T4狀態——前沿讀取數據,完成數據傳送最小組態384、最小組態—— I/O讀總線周期READYT4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數據S6~S3(高電平)IO/M*RD*0000DT/R*DEN*T1狀態——輸出16位I/O地址A15~A0IO/M*輸出高電平,表示I/O操作;ALE輸出正脈沖,表示復用總線輸出地址T2狀態——輸出控制信號RD*T3和Tw狀態——檢測數據傳送是否能夠完成T4狀態——前沿讀取數據,完成數據傳送最小組態39最大組態的總線時序了解最大組態下的總線時序存儲器或I/O讀總線周期存儲器或I/O寫總線周期40最大組態的寫總線時序111110T4T3T2T1A15~A8A19~A16S6~S3由8288產生ALES2*~S0*CLKA19/S6~A16/S3A15~A8DEN寫命令AD7~AD0A7~A0輸出數據DT/R*AMWTC*MWTC*最大組態S2~S041最大組態的讀總線時序111101A15~A8A19~A16S6~S3ALES2*~S0*CLKA19/S6~A16/S3A15~A8DEN由8288產生輸入數據A7~A0AD7~AD0T4T3T2T1DT/R*MRDC*S2~S0最大組態42總結43課后自我鞏固P107 4.1 4.2 4.8第九次作業:P107 4.4 4.7 4.9 4.11本章教學要求了解8088的兩種組態形式掌握最小組態下的引腳定義、總線形成和總線時序了解最大組態下的引腳定義、總線形成和總線時序Thank You !
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